ペパー　フェルディナンド 基礎先端部門　関西先端研究センター ナノ機構グループ　主任研究員 1989年　デルフト工科大学（オランダ）、工学博士。 1993年　通信総合研究所入所。 現在、分子素子に基づいたコンピュータ・アーキテクチャの研究に従事。

ナノテクノロジー研究の進展によって、1分子ほどの大きさのコンピュータ素子が生み出される可能性が高まってきています。ナノテクノロジーの素子作製法として、多くの研究者が現在注目しているのは、部品が生物のように自己組織化する性質を利用して作製する方法です。この方法で作製されるコンピュータは、現在利用されている集積回路とは異なってくると考えられます。その結果、従来のコンピュータ・デザインをそのまま使うことは得策ではなく、新しい方式を持ち込んだ方が優れた特性が得られると考えられています。

私たちは、ナノテクノロジーが実現する回路の性能を最大限に引き出せる新しいコン ピュータ・デザインの研究を行っています。私たちが開発したデザインは、セルオートマトンと呼ばれる離散力学系に基づくものであり、「セル」と呼ばれる単純な素子の配列（セル配列）で構成されています。個々のセルは4ビットの情報量を持つ正方形構造で、簡単な遷移規則で表現される相互作用によって他のセルと相互作用し、自身の状態を変化させることができます。これらのセルの初期配列を適切に設定し、セルの状態変化によって所望の論理演算を実行することができます。セルオートマトンのセルを1つの分子に対応できると、莫大な量の単純なセルを備えた非常に規則性の高いコンピュータを実現することが可能となるでしょう。また、ボトムアップ的な製造技術を用いて自己組織的に形成される分子構造のような規則的な構造は、ナノコンピュータの基本的なアーキテクチャとしては特に適しています。よって、このような均一構造を持つコンピュータの製造に要するコストは、現在の半導体製造技術（光リソグラフィー）による不均一構造を持つコンピュータの製造に要するコストよりもはるかに低減すると考えられます。 図1 (a) 相互作用ルール。矢印の左側のパターンは遷移前、矢印の右側のパターンは遷移後。丸はビットを表し、黒い丸は状態1、白い丸は状態0。ルールは8個のビットに対称的に適用される。ただし、セル内の4ビットと外側のセルの最近傍ビット4つ。 (b) ルールをセル配列に適用すると状態1のビットは上へ移動する。 図2 提案した非同期セルオートマトンにより作られた1−ビットメモリW0, W1線は書込、A0, A1線は書込通知、R線は読込、R0, R1線は読込出力を表す。

私たちが提案するアーキテクチャは非同期セルオートマトン型です。このアーキテクチャが既存のアーキテクチャに対して優位な点は、全ての信号をクロックによって同期化する必要がない点です。現在のコンピュータは、クロックで全素子を連動させていますが、動作速度の増大によって一定のクロック・サイクルの間に全ての動作を制御することが困難となり、より多くのエネルギーも必要となります。非同期セルオートマトンを使った計算方法は、非同期回路のシミュレーションに基づいており、セルおよびセル間の相互作用をより単純にすることができます。さらに、セルは計算時にのみ活発にスイッチングを行うだけでよいため、消費電力量および発熱量が少なくなります。特に、携帯装置の場合にはこの特長は重要です。 図3 非同期セルオートマトンでの計算コンセプト まずプログラムは自動的に（コンパイラーで）非同期回路のデザインに変換され、次にこのデザインはセル配列に実装され、最後に実際の計算が行われる

この研究によって得られる結果の普及は、ナノコンピュータの実現に近づくための重要な1ステップです。更に、我々が目指すコンピュータの規則的な構造によって、その構成要素は何度でも再利用することができ、設計に要する労力が減少するだけでなく、コストパフォーマンスに優れた生産方式を可能にするものです。ナノメートルスケール上では、セルオートマトンのセルの製造は決して容易ではありませんが、従来のノイマン型コンピュータの不規則構造に比べてかなり容易です。また、非常に規則性の高い構造の製造の技術を使用することにより、10の20乗個程度の単純なセルを備えたナノコンピュータを実現することが可能となりそうです。セルの個数が多いので、1GHz前後の周波数で並列に作動させると莫大な演算能力が得られることになり、その性能は、現在のコンピュータと比較して10億倍以上になると考えられます。上記のアーキテクチャは最終的には人のコミュニケーションおよび知的能力を補う人工知能アプリケーションを実行する高性能、低電力のウェアラブル・コンピュータなど、とてつもない計算能力を必要とする応用にも十分な性能を発揮すると考えられます。 コンピュータを用いたセルオートマトンのシミュレーション風景

今後、大きな課題となるのはセルの構造を単純に保ちつつ、いかにしてノイズに頑強なコンピュータを構築するかということです。現在は、セル内の誤り訂正技術（フォールト・トレランス）は開発途上にありますが、将来的には、ノイズが強い（または欠陥セルの数が多過ぎる）場合には、コンピュータ自身が回路を再構成し、欠陥の周囲に回路を再配置する等の拡張も考えています。私たちのグループはセルの製造をより容易にするため、セルの単純化に取り組むと同時に、従来技術を使った本アーキテクチャを試験するための試作コンピュータの製作も目指しており、最終的には、縦横各20ナノメートルのセルを使用して計算を行う再構成可能なフォールト・トレラント型コンピュータの製作を目標としています。

＜独立行政法人 通信総合研究所 関西先端研究センター ナノ機構グループホームページ＞ http://www-karc.crl.go.jp/d336/index.html ＜MITインターネット雑誌の「Technology Review」の2003年4月15日版、「Nanocomputer Design Ditches Clock」と題した記事＞ http://www.technologyreview.com/articles/rnb_041503_2.asp